Bộ nhớ NAND là nền tảng của SSD, thẻ nhớ và nhiều thiết bị lưu trữ hiện đại. Tuy nhiên, đằng sau khả năng lưu dữ liệu nhiều năm mà không cần cấp điện là một cơ chế vật lý rất tinh tế: giữ electron trong một vùng dẫn điện được cách ly, sau đó suy ra dữ liệu thông qua sự thay đổi điện áp ngưỡng của transistor.
Một electron bị giữ trong “chiếc hộp” suốt nhiều năm
Hãy hình dung một electron được đặt vào một chiếc hộp kín, bao quanh bởi vật liệu cách điện. Nếu electron vẫn còn trong hộp, ô nhớ được xem là đã lập trình; nếu electron được đưa ra ngoài, ô nhớ trở về trạng thái xóa. Đây không phải phép ẩn dụ xa rời thực tế mà chính là nguyên lý của transistor MOS cổng nổi, hay FGMOS, từng được sử dụng rộng rãi trong NAND phẳng.
So với transistor MOS thông thường, FGMOS có thêm một cổng nổi: lớp polysilicon dẫn điện nhưng không nối trực tiếp với điện cực bên ngoài. Cổng nổi nằm giữa các lớp cách điện, vì vậy electron đã đi vào sẽ khó thoát ra theo đường dẫn thông thường. Khả năng giữ điện tích này là nền tảng cho việc lưu dữ liệu không bay hơi.
Sơ đồ mặt cắt transistor cổng nổi FGMOS. Ảnh: nguồn tham khảo WeChat.
Cấu tạo của transistor cổng nổi
Từ dưới lên trên, cấu trúc cơ bản gồm nền silicon, cực nguồn, cực thoát, kênh dẫn, lớp oxit đường hầm, cổng nổi, lớp điện môi trung gian và cổng điều khiển.
- Nền silicon: tạo nền vật liệu bán dẫn cho transistor.
- Nguồn và thoát: hai vùng pha tạp mạnh, đóng vai trò cửa vào và cửa ra của dòng điện.
- Kênh dẫn: vùng nằm giữa nguồn và thoát. Điện tích trong cổng nổi làm thay đổi khả năng dẫn điện của kênh.
- Oxit đường hầm: lớp cách điện cực mỏng, thường chỉ vài nanomet. Electron có thể xuyên qua lớp này khi điện trường đủ lớn.
- Cổng nổi: nơi giữ điện tích đại diện cho trạng thái dữ liệu.
- Lớp điện môi trung gian: thường là cấu trúc oxide-nitride-oxide, ngăn điện tích rò sang cổng điều khiển.
- Cổng điều khiển: điện cực kết nối với mạch ngoài, nhận điện áp để lập trình, xóa và đọc ô nhớ.
Lập trình và xóa bằng hiệu ứng xuyên hầm Fowler-Nordheim
Electron không cần “leo” qua toàn bộ hàng rào năng lượng. Khi điện trường đủ mạnh và lớp oxit đủ mỏng, electron có xác suất xuyên qua hàng rào theo cơ chế lượng tử Fowler-Nordheim.
Khi lập trình, điện áp cao được đặt lên cổng điều khiển để tạo điện trường mạnh, đẩy electron xuyên qua oxit đường hầm vào cổng nổi. Quá trình được chia thành nhiều xung nhỏ, xen kẽ với bước kiểm tra, nhằm đưa điện áp ngưỡng đến đúng vùng mục tiêu.
Khi xóa, điện trường được đảo chiều để kéo electron khỏi cổng nổi. Xóa diễn ra đồng loạt trên một khối ô nhớ, không thực hiện riêng từng trang. Sự bất đối xứng giữa lập trình từng bước và xóa theo khối là một nguyên nhân quan trọng khiến SSD cần cơ chế thu gom rác, ánh xạ địa chỉ và dự phòng dung lượng.
Đọc dữ liệu bằng điện áp ngưỡng
Trong lúc đọc, bộ điều khiển áp một điện áp tham chiếu thấp hơn nhiều so với điện áp lập trình. Nếu điện tích trong cổng nổi làm điện áp ngưỡng tăng đủ cao, kênh không dẫn ở mức tham chiếu đó; nếu điện tích thấp hơn, kênh dẫn. Mạch cảm biến dựa vào dòng điện để xác định trạng thái ô nhớ.
Với SLC, chỉ cần phân biệt hai trạng thái nên một điện áp tham chiếu là đủ. MLC, TLC và QLC phải phân biệt lần lượt 4, 8 và 16 vùng điện áp ngưỡng, khiến yêu cầu lập trình và đọc chính xác hơn đáng kể.
SLC, MLC, TLC và QLC: dung lượng đổi lấy độ bền
| Loại NAND | Bit mỗi ô | Số trạng thái | Đặc điểm chính |
|---|---|---|---|
| SLC | 1 | 2 | Cửa sổ điện áp rộng, tốc độ và độ bền cao, chi phí mỗi GB lớn. |
| MLC | 2 | 4 | Mật độ cao hơn SLC, cần điều khiển điện áp chính xác hơn. |
| TLC | 3 | 8 | Phổ biến trong SSD tiêu dùng, cân bằng tốt giữa chi phí và dung lượng. |
| QLC | 4 | 16 | Dung lượng cao, cửa sổ điện áp hẹp, phụ thuộc nhiều hơn vào ECC và bộ nhớ đệm. |
Mỗi bit bổ sung làm số trạng thái điện áp tăng gấp đôi. Ảnh: nguồn tham khảo WeChat.
Các con số chu kỳ ghi/xóa thường được nêu cho SLC, MLC, TLC và QLC chỉ nên xem là mức minh họa. Độ bền thực tế còn phụ thuộc thiết kế chip, tiến trình sản xuất, dung lượng dự phòng, firmware, khối lượng công việc và tiêu chuẩn của từng nhà sản xuất.
Vì sao thêm một bit lại làm độ bền giảm mạnh?
Thứ nhất, độ chính xác lập trình tăng theo cấp số nhân. Hai trạng thái của SLC trở thành 4 ở MLC, 8 ở TLC và 16 ở QLC. Các vùng điện áp phải chen trong cùng một cửa sổ tổng, nên khoảng cách giữa các trạng thái ngày càng hẹp.
Thứ hai, lớp oxit đường hầm bị hao mòn. Mỗi lần lập trình và xóa, electron đều xuyên qua lớp cách điện mỏng dưới điện trường cao. Theo thời gian, khuyết tật và đường rò hình thành, khiến điện tích khó được đặt đúng vị trí và khả năng lưu giữ suy giảm.
Thứ ba, phân bố điện áp ngưỡng bị mở rộng. Các ô nhớ không có một điện áp ngưỡng tuyệt đối giống nhau mà tạo thành vùng phân bố. Khi ô nhớ lão hóa, các vùng này rộng hơn và có thể chồng lấn. Bộ điều khiển sẽ khó xác định ô nhớ thuộc trạng thái nào, làm tỷ lệ lỗi bit thô tăng.
Firmware SSD bù đắp giới hạn vật lý như thế nào?
Giới hạn vật lý của NAND không thể loại bỏ hoàn toàn, nhưng bộ điều khiển SSD có nhiều công cụ để giảm tác động:
- ECC: các thuật toán sửa lỗi, đặc biệt LDPC, giúp khôi phục dữ liệu khi tỷ lệ lỗi bit tăng.
- Read Retry: thử nhiều mức điện áp đọc để tìm ranh giới phù hợp giữa các vùng điện áp bị dịch chuyển.
- Wear Leveling: phân bổ chu kỳ ghi/xóa đều giữa các khối, tránh một nhóm khối bị lão hóa quá sớm.
- Over-Provisioning: giữ lại dung lượng dự phòng để giảm write amplification, thay thế khối yếu và hỗ trợ thu gom rác.
- Bộ nhớ đệm SLC: dùng một phần TLC hoặc QLC ở chế độ hai trạng thái để tăng tốc ghi, sau đó chuyển dữ liệu về vùng lưu trữ mật độ cao.
- 3D NAND: xếp chồng ô nhớ theo chiều dọc để tăng dung lượng mà không phải liên tục thu nhỏ ô nhớ theo mặt phẳng.
Kết luận
Mật độ NAND tăng không đơn thuần là một bước tiến miễn phí. Mỗi bit bổ sung giúp giảm chi phí trên mỗi GB nhưng đồng thời thu hẹp cửa sổ điện áp, tăng độ phức tạp khi lập trình, nâng tỷ lệ lỗi và làm giảm độ bền. Giá trị của một SSD vì vậy không chỉ nằm ở loại NAND, mà còn ở chất lượng bộ điều khiển, firmware, dung lượng dự phòng, ECC và cách nhà sản xuất tối ưu toàn bộ hệ thống.
Bài viết được VINAGO biên tập và diễn giải từ tài liệu kỹ thuật “NAND物理基础：浮栅晶体管与SLC/MLC/TLC/QLC”, đăng trên WeChat ngày 26/07/2026. Xem nguồn tham khảo.
